問(wèn)：為什么ESD目標(biāo)級(jí)工業(yè)委員會(huì)提倡使用類似SPICE的電路模擬來(lái)評(píng)估系統(tǒng)級(jí)的ESD可靠性？
答：這是一種省時(shí)的選擇，可以先找出ESD資格測(cè)試時(shí)出現(xiàn)的問(wèn)題，然后通過(guò)低效的試錯(cuò)程序來(lái)糾正這些問(wèn)題。利用電路仿真對(duì)系統(tǒng)ESD可靠性進(jìn)行虛擬樣機(jī)設(shè)計(jì)，稱為系統(tǒng)高效ESD設(shè)計(jì)，或SEED。
問(wèn)：系統(tǒng)級(jí)ESD模擬的障礙是什么？
答：微電子元器件供應(yīng)商一般不提供其零部件的ESD型號(hào)。
問(wèn)：有沒(méi)有提出解決辦法？
答：有人認(rèn)為，經(jīng)驗(yàn)?zāi)Ｐ涂梢赃m用于TLP(傳輸線脈沖)I-V測(cè)量數(shù)據(jù)[1]。
問(wèn)：這些經(jīng)驗(yàn)?zāi)Ｐ褪侨绾畏诸惖模?br />
答：大多數(shù)是分段線性模型。還研究了更先進(jìn)的非線性模型，如遞歸神經(jīng)網(wǎng)絡(luò)。
為了模擬系統(tǒng)級(jí)ESD，必須模擬沿放電路徑的所有微電子元件；這些元件可能包括瞬態(tài)電壓抑制器、鐵氧體扼流圈或其他離散元件。本文主要研究集成電路元件。如果以合理的精度模擬集成電路引腳處的靜電感應(yīng)電壓和電流波形，就可以檢查該部件是否會(huì)被驅(qū)動(dòng)到其安全工作區(qū)域之外，還是會(huì)發(fā)生熱故障。這種分析足以確定集成電路在ESD資格測(cè)試中是否會(huì)避免硬故障。
元件對(duì)ESD的響應(yīng)通常用傳輸線脈沖(TLP)測(cè)試來(lái)評(píng)估。脈沖I-V曲線應(yīng)在電源和電源狀態(tài)下測(cè)量，這就要求被測(cè)試的設(shè)備，即IC，安裝在帶有電源的測(cè)試板上。參考文獻(xiàn)，包含一個(gè)測(cè)試板設(shè)計(jì)示例。通常，脈沖I-V曲線適合于分段線性模型.生成的模型是靜態(tài)模型，因?yàn)镮-V曲線不能提供被測(cè)設(shè)備的動(dòng)態(tài)響應(yīng)信息。
如果集成電路的瞬態(tài)響應(yīng)是線性的，那么在原則上，靜態(tài)模型可以用S參數(shù)測(cè)量得到的瞬態(tài)模型來(lái)擴(kuò)展。在許多情況下，集成電路的瞬態(tài)靜電放電響應(yīng)主要由封裝的寄生電感和電容元件控制。在這種情況下，可能不需要做任何測(cè)量來(lái)獲得瞬態(tài)模型，因?yàn)樵S多IC供應(yīng)商提供的IBIS模型包括對(duì)包的描述。從TLP測(cè)量得到的分段線性模型和RLC封裝模型可以連接在一起，形成一個(gè)完整的ESD組件模型[7]，如圖1所示。
一個(gè)由靜態(tài)I-V模型和封裝模型組成的組件模型很好地預(yù)測(cè)了集成電路對(duì)tlp測(cè)試儀產(chǎn)生的方型電流脈沖的瞬態(tài)響應(yīng)，但不是全部。這一發(fā)現(xiàn)表明，片上半導(dǎo)體器件的動(dòng)態(tài)非線性響應(yīng)并不總是被封裝阻抗的動(dòng)態(tài)響應(yīng)所掩蓋。
在測(cè)量數(shù)據(jù)的基礎(chǔ)上建立芯片對(duì)靜電放電動(dòng)態(tài)響應(yīng)的精確模型，即封裝的集成電路對(duì)ESD型電流脈沖的瞬態(tài)響應(yīng)是非常困難的，部分原因是當(dāng)集成電路安裝在電路板上時(shí)，無(wú)法精確地將探針?lè)胖迷贗C輸入端。IC設(shè)計(jì)人員可以更容易地創(chuàng)建組件ESD模型。
設(shè)計(jì)者的模型將包括芯片Netlist，以及設(shè)備的緊湊模型；例如，IC供應(yīng)商不愿意向他們的客戶提供這類模型，因?yàn)檫@些模型可能會(huì)披露知識(shí)產(chǎn)權(quán)(IP)。準(zhǔn)確的瞬態(tài)模型能否被重新表示為IP模糊行為模型是值得考慮的問(wèn)題。其中一個(gè)候選模型是遞歸神經(jīng)網(wǎng)絡(luò)。
遞歸神經(jīng)網(wǎng)絡(luò)(RNN)是非線性狀態(tài)空間系統(tǒng)的一種通用逼近器，這類系統(tǒng)由常微分方程描述。RNN特別適合處理時(shí)間序列數(shù)據(jù)，例如實(shí)驗(yàn)室儀器或電路模擬器提供的數(shù)據(jù)。IC IO引腳的RNN模型
輸入，u，可以是電流或電壓，以及輸出，y是另一個(gè)量，即電壓或電流。WrWuWy , bu 和by是模型參數(shù)。x 表示系統(tǒng)的內(nèi)部狀態(tài)。例如，如果被建模的系統(tǒng)是單個(gè)二極管，則變量映射可能是電壓為u，存儲(chǔ)電荷x，以及當(dāng)前的y。實(shí)際上，用戶沒(méi)有指定從物理量到RNN模型內(nèi)部狀態(tài)的映射；相反，內(nèi)部狀態(tài)是從數(shù)據(jù)中“學(xué)習(xí)”出來(lái)的，不需要與可識(shí)別的物理量相對(duì)應(yīng)。圖2提供了RNN的圖像視圖。
RNN模型可以在Verilog-A中實(shí)現(xiàn)，然后使用ADS、HSPICE和譜等商用電路模擬器進(jìn)行仿真。
為了說(shuō)明瞬態(tài)行為建模的可行性，通過(guò)對(duì)全芯片ESD保護(hù)網(wǎng)絡(luò)的Netlist進(jìn)行仿真，生成訓(xùn)練數(shù)據(jù)。利用這些數(shù)據(jù)，利用開源優(yōu)化軟件建立了電路的RNN模型.圖3顯示了使用電路的Netlist描述和RNN模型獲得的仿真結(jié)果。與行為模型相關(guān)的誤差很小，小于3%。應(yīng)該注意的是，在圖3的模擬中應(yīng)用于電路的刺激沒(méi)有包括在訓(xùn)練數(shù)據(jù)中。重要的是要證明一個(gè)行為模型是可概括的，也就是說(shuō)，它預(yù)測(cè)正確的行為對(duì)以前看不見(jiàn)的刺激作出反應(yīng)。
stimuli
雖然瞬態(tài)行為模型的好處是顯而易見(jiàn)的，但是需要做更多的工作來(lái)確定RNN是否是最適合表示組件的ESD響應(yīng)的模型。雖然RNN被認(rèn)為是一個(gè)“通用”模型，但它存在一些困難，例如，必須確保所學(xué)習(xí)的網(wǎng)絡(luò)對(duì)于所有輸入刺激都是穩(wěn)定的。
TLP提供了一個(gè)單端口的I-V測(cè)量，因此從TLP測(cè)量數(shù)據(jù)中提取的模型是一個(gè)單端口模型。需要注意的是，在IC引腳處測(cè)量到的脈沖I-V曲線不僅描述了IC，而且還描述了IC和板級(jí)電流路徑的綜合效應(yīng)。流入IC的IO引腳的電流按受板級(jí)電力傳輸網(wǎng)絡(luò)(PDN)的阻抗影響的比例在可能的返回路徑之間劃分。
因此，如圖4所示，在IC引腳上測(cè)量的I-V特性受板PDN阻抗的影響。如果用組件的多端口ESD模型代替現(xiàn)在使用的單端口模型，則可以在仿真中捕捉到系統(tǒng)電路板的全部效果。即使PDN阻抗太低，板對(duì)被測(cè)I-V的影響也是可以忽略的，軟失效分析可能需要一個(gè)多端口的集成電路模型。
在資格測(cè)試中，大約一半的系統(tǒng)級(jí)ESD故障是軟故障。其中許多故障是由于IO引腳上出現(xiàn)的噪音(“小故障”)造成的，這是連接線或封裝痕跡之間磁耦合的結(jié)果[12]。時(shí)域電磁模擬器可以進(jìn)行噪聲耦合分析.假設(shè)ESD電流主要以信號(hào)引腳進(jìn)入IC；片上保護(hù)網(wǎng)絡(luò)將ESD電流分流回封裝(然后是板)。
因此，芯片上的電路決定了封裝鍵合線或軌跡的組合構(gòu)成了返回路徑，而封裝級(jí)的噪聲耦合模擬應(yīng)該能夠理解芯片的效果。EM模擬器不能提供這樣的功能，但是可以使用混合電磁電路模擬器.在[13]中，Speed 2000模擬器被用來(lái)模擬ESD誘導(dǎo)的噪聲耦合到集成電路封裝內(nèi)的信號(hào)線上；示例結(jié)果如圖5所示。
在過(guò)去的5到6年中，工業(yè)界和大學(xué)的研究人員已經(jīng)在系統(tǒng)級(jí)ESD模擬方面取得了最新進(jìn)展，本文對(duì)其中的一些活動(dòng)進(jìn)行了概述。要建立可重復(fù)和準(zhǔn)確的方法來(lái)描述組件對(duì)系統(tǒng)級(jí)ESD的響應(yīng)，并就最合適的模型結(jié)構(gòu)達(dá)成共識(shí)，還有許多工作要做。